_基于FPGA技术的RS232接口时序电路设计方案

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本文摘要:0章节  RS232模块是1970年由美国电子工业协会(EIA)牵头贝尔系统、调制解调器厂家及计算机终端生产厂家联合制订的用作串行通信的标准。

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0章节  RS232模块是1970年由美国电子工业协会(EIA)牵头贝尔系统、调制解调器厂家及计算机终端生产厂家联合制订的用作串行通信的标准。它的全名是“数据终端设备(DTE)和数据通信设备(DCE)之间串行二进制数据交换接口技术标准”。

该标准规定使用一个25个脚的DB25连接器,对连接器的每个插槽的信号内容加以规定,还对各种信号的电平加以规定。随着设备的不断改进,经常出现了替换DB25的DB9模块,现在都把RS232模块叫作DB9。

RS232模块是最少见的一种串行通信接口,普通PC机一般都具备此类模块,其最低通信速率(波特率)为115.2Kb/s。使用9600b/s展开数据传输互相交换的应用于较多。通过FPGA构建其时序电路,主要已完成发送到和接管两部分逻辑电路的设计。  1发送到逻辑电路的设计  1.1时序近似于  RS232模块附加的波特率如9600b/s,115.2Kb/s等同于11.0592MHz的时钟具有整数倍的关系,但一般来说情况下获取FPGA的时钟大多使用频率为40~80MHz,同11.0592MHz之间不存在一定的时序误差。

  例如一个由1个接续位,8个数据位,1个暂停位构成,假设串行信号的波特率为9600b/s,则每个位的时序时间为:  104166.66666666666666666666666667ns  相等于80MHz计数器计数到:  8333.3333333333333333333333333333舍弃小数部分。  由80MHz驱动的计数器产生时序时每个字符误差为4.1666666666666666666666666666667ns。

这样由10个字符构成的一次升空时序误差大约为41.7ns大于1/1000可以忽略不计。  1.2发送到时序设计  RS232模块的时序电路由启动电路、字符产牛电路、实时时钟产生电路。

波特率控制电路,和时序重开电路构成。发送到时序电路原理框图如图1右图。  1.3发送到电路原理叙述  以波特率为9600b/s的时序为事例,在发送数据之前,系统微处理器将适当波特率参数锁住不存在FPGA内部的波特率控制电路的寄存器内(由触发器建构),使每次输入的字符实时信号的周期为104.167mu;s(对应波特率9600b/s)。  当系统收到发送到启动信号时,字符时序电路以每个字符104.167mu;s的速率在实升空数据的逻辑电平掌控之下输入时序信号,同时在时序中放入暂停位和接续位字符信号。

  在已完成上述发送到时序的过程中,时序计数控制电路不会检测发送到时序的工作状态,当检测每次时序的暂停位已完成输入后,时序计数控制电路不会收到时序重开对系统信号,使电路恢复到实升空的初始工作状态,并等候处理器再度启动时时序电路和对数据参数的重置。

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